# 아스테라랩스의 주요 공급사는 어디인가? 아스테라랩스의 비용은 누구에게 가는가?
Canonical: https://valuechain.wiki/astera-labs · Facet: suppliers · Updated: 2026-07-12T08:25:11.012688+00:00 · Source: ValueChain.wiki (cited money-flow graph)

**인용용 요약**: 아스테라랩스의 확인된 공급·비용 상대는 TSMC·Synopsys·Cadence Design Systems 외 익명·묶음 관계 1건이다. 밸류체인 그래프 기준 비용 엣지 4건, 근거 출처 5건 중 1차공시 4건 (valuechain.wiki, 2026-07-12 기준).

### TSMC (high)  → /tsmc.md
- note: 모든 IC를 TSMC가 유일 생산(fabless, sole source).
- [confirms] 미국 증권거래위원회(SEC EDGAR) (EN, filing, published 2026-02-10) https://www.sec.gov/Archives/edgar/data/1736297/000173629726000010/alab-20251231.htm: "Astera 10-K: TSMC가 IC의 유일 제조 파트너(아직 대체 미확보)."

### Synopsys (mid)  → /synopsys.md
- note: Synopsys EDA 툴·IP 라이선스 지급.
- [confirms] SEC EDGAR (EN, filing, published 2025-12-22) https://www.sec.gov/Archives/edgar/data/883241/000088324125000028/snps-20251031.htm: "Astera Labs가 Synopsys EDA 툴·IP 라이선스로 칩 설계."
- [confirms] SemiAnalysis (EN, research, published 2025-09-01) https://newsletter.semianalysis.com/p/eda-market-primer: "Astera Labs가 Synopsys EDA 툴·IP 라이선스로 칩 설계."

### Cadence Design Systems (mid)  → /cadence.md
- note: Cadence Design Systems EDA 툴·IP 라이선스 지급.
- [confirms] SEC EDGAR (EN, filing, published 2026-02-19) https://www.sec.gov/Archives/edgar/data/813672/000081367226000016/cdns-20251231.htm: "Astera Labs가 Cadence Design Systems EDA 툴·IP 라이선스로 칩 설계."
- [confirms] SemiAnalysis (EN, research, published 2025-09-01) https://newsletter.semianalysis.com/p/eda-market-primer: "Astera Labs가 Cadence Design Systems EDA 툴·IP 라이선스로 칩 설계."

### 패키지·기판·테스트 외주 (비공개) (low)
- note: 어드밴스드 패키징·기판·최종 테스트 외주(비공개).
- [mentions] SEC EDGAR (EN, filing, published 2025-02-25) https://www.sec.gov/Archives/edgar/data/1736297/000173629725000003/0001736297-25-000003-index.htm: "10-K: 외주 제조·테스트 의존."

반대 방향: https://valuechain.wiki/astera-labs/customers.md · 파급: https://valuechain.wiki/astera-labs/ripple.md

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전체 노드: https://valuechain.wiki/astera-labs.md · JSON: https://valuechain.wiki/astera-labs.json